6호선은 유용한 Verilog 표기공을 소개합니다. “항상” 블록을 사용하여 조합 회로를 설명할 때감도 목록에 모든 입력을 나열해야 합니다. 이러한 모든 입력을 나열하는 대신 위의 6줄에서 사용된 @*를 간단히 사용할 수 있습니다. 이렇게 하면 합성 도구가 모든 입력이 감도 목록에 있음을 알립니다. “대/소문자” 문의 단순화된 구문은 다음과 같습니다. 디자인의 case 문에 대/소문자 항목 대안에 x와 z가 있는 경우 결과는 매우 다릅니다. Verilog 사례 문은 case 키워드로 시작하여 끝 문자 키워드로 끝납니다. paranthes 내의 표현식은 정확히 한 번 평가되며 작성된 순서대로 대안 목록과 대체 식이 지정된 식이 실행되는 일치하는 문과 비교됩니다. 여러 문의 블록을 그룹화하고 시작 및 끝 내에 있어야 합니다. “addr”가 001 또는 011이면 “out”은 00이어야 합니다. 이제 “addr”가 x11이라고 가정합니다. “casex” 문에서 어떤 분기를 선택합니까? 101, 111 또는 0?1 일치 x11 중 어느 것도 기본 분기를 선택하고 “out”이 00이어야 한다고 말할 수 있습니다.

그러나 위에서 언급했듯이 z 또는 x 값을 포함하는 비트 위치는 “casex” 문 다음의 괄호 안에 있거나 괄호 안에 있더라도 마스쳐됩니다. 따라서 비교는 MSB를 무시합니다(addr=x11) 다른 두 비트는 서비스 케이스 분기를 결정합니다. 따라서 out=2`b01(MSB를 무시할 때 일치하도록 유도하는 첫 번째 분기에 해당). 아래 그림 3은 이 예제의 ISE 시뮬레이션을 보여 주며, 아래 그림입니다. 케이스 문은 if-else-if두 가지 면에서 다릅니다: 위의 예에서(사용 == 1`b1 & up_en == 1`b1)에는 가장 높은 우선 순위가 부여되고 조건(사용 == 1`b1 & down_en == 1`b1)은 가장 낮은 우선 순위가 부여됩니다. 우리는 일반적으로이 아래 그림과 같이 플립 플롭에 콤보 논리 입력에 해당되지 않기 때문에 우선 순위에 재설정 검사를 포함하지 않습니다. “X”는 케이스즈와 케이스렉스 모두에서 와일드카드인 것 같습니다. 그들은 어떻게 다른가? 사례 문은 실행을 위해 하나의 문을 선택하는 결정 명령입니다.